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IDT71V547, 128K x 36, 3.3V Synchronous SRAM with
ZBT ? Feature, Burst Counter and Flow-Through Outputs
Read Operation With Clock Enable Used (1)
Commercial and Industrial Temperature Ranges
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A0
X
A1
X
X
A2
A3
A4
R/ W
H
X
H
X
X
H
H
H
ADV/ LD
L
X
L
X
X
L
L
L
CE (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
X
X
X
X
X
X
X
X
OE
X
X
L
L
L
L
L
L
I/O
X
X
Q0
Q0
Q0
Q1
Q2
Q3
Comments
Address and Control meet setup
Clock n+1 Ignored
Address A0 Read out, Load A1
Clock Ignored. Data Q0 is on the bus
Clock Ignored. Data Q0 is on the bus
Address A1 Read out, Load A2
Address A2 Read out, Load A3
Address A3 Read out, Load A4
NOTE:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE 2 timing transition is identical to CE 1 signal. CE 2 timing transition is identical but inverted to the CE 1 and CE 2 signals.
Write Operation With Clock Enable Used (1)
3822 tbl 16
Cycle
n
n+1
n+2
n+3
n+4
n+5
n+6
n+7
Address
A0
X
A1
X
X
A2
A3
A4
R/ W
L
X
L
X
X
L
L
L
ADV/ LD
L
X
L
X
X
L
L
L
CE (2)
L
X
L
X
X
L
L
L
CEN
L
H
L
H
H
L
L
L
BW x
L
X
L
X
X
L
L
L
OE
X
X
X
X
X
X
X
X
I/O
X
X
D0
X
X
D1
D2
D3
Comments
Address and Control meet setup
Clock n+1 Ignored
Write data D0, Load A1
Clock Ignored
Clock Ignored
Write data D1, Load A2
Write data D2, Load A3
Write data D3, Load A4
NOTE:
1. H = High; L = Low; X = Don’t Care; Z = High Impedance.
2. CE 2 timing transition is identical to CE 1 signal. CE 2 timing transition is identical but inverted to the CE 1 and CE 2 signals.
9
6.42
3822 tbl 17
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